Laporan akhir praktikum 1 m2 sisdig
a. Panel DL2203D
b. Panel DL2203S
c. Panael DL2203C
 |
| Module D'Lorenzo |
 |
| Jumper |
e. IC 74LS112A (JK filp flop)
f. Switch (SW-SPDT)
Gambar 7. Switch
g. Power Supply
h. Logicprobe atau LED
Gambar 8. Logic Probe
Hasil yang didapatkan dari rangkaian pada percobaan ini sudah sesuai seperti yang kita kejakan pada proteus, yang artinya percobaan kita kali sudah benar. Sebagai contoh pada variasi pertama dengan input B0 = 0 dan B1 = 1 dan selebeihnya dont care maka outputnya adalah pada JK flip-flop Q = 0 dan Q' = 1 dan pada D flip-flop outputnya juga sama yaitu Q = 0 dan Q' = 1
1. Bagaimana jika B0 dan B1 sama sama diberi logika 0, apa yang terjadi pada rangkaian?
jawab :
Akan terjadi kondisi terlarang (outputnya sama-sama 1), hal ini karena input R dan S nya (dimana berasal dari B0 dan B1) berlogika 0 (pin R dan S sama-sama bersifat activ low)
2. Bagaimana jika B3 diputuskan/tidak dibubungkan pada rangkaian apa yang terjadi pada rangkaian?
Jawab:
output yang didapatkan adalah mempertahankan keadaan sebelumnya, karena B3 (terhubung ke clock) diputuskan dan kedua input R dan S berlogika 1 (mereka tidak aktif, karena sama-sama bersifat activ low)
3. Jelaskan apa yang dimaksud kondisi toggle, kondisi not change, dan kondisi terlarang pada Flip-Flop!
jawab :
a. Kondisi toggle: kondisi dimana outputnya selalu bergantian yang kapan aktifnya tergantung sifat dari clock apakah dia actic high atau activ low
b. Kondisi not change: kondisi dimana dia mempertahankan keadaan sebelumnya
c. Kondisi terlarang: kondisi dimana kedua output dari Q dan Q' bernilai sama yang mana seharusnya berbeda
Download Gambar Rangkaian Link
Download Video Simulasi Link
Download HTML Link
Komentar
Posting Komentar